[ PART 1] Design CPU RISCV : Introduction a l’assembleur

Bienvenue dans ce cours Udemy d’introduction à l’architecture RISC-V ! J’ai personnellement eu l’occasion d’apprendre l’architecture RISC a l’université lors de mon MASTER mais j’ai toujours trouve dommage le manque de ressource lie a ce domaine. Mon objectif est donc de mettre a contribution mes connaissances.
Le but de ce cours est de vous expliquer les principes de base du fonctionnement de l’assembleur. Vous aurez l’occasion d’écrire du code assembleur, de voir le fonctionnement de la memoire RAM et d’apprendre a traduire de l’assembleur en langage machine. Ce cours est le premier d’une serie qui vise a vous apprendre a designer un processeur RISCV pipeline.
A la fin de ce cours vous serez en mesure de comprendre le contenu d’un fichier objdump d’une architecture RISCV RV32I.
Ce cours s’intéresse en effet a une architecture RISCV 32 bits utilisant l’extension de base du jeu d’instruction, a savoir l’extension I(integer). Les autres architectures ne seront pas abordes .
Voici le contenu des differents cours et leur etat de production :
* PART 1 : Introduction a l’assembleur RV32I, instructions arithmetiques, branchements et acces memoire
* PART 2 : Fonctionnement d’un processeur RISC pipeline. Introduction a la micro-architecture
* PART 3 : Introduction aux langages HDL et design d’un CPU en system verilog
La deuxième et la troisième partie sont toujours en cours de redaction/production et devrait sortir d’ici quelque mois en fonction du succès ou non de cette première partie.
En cas de questions, d’erreurs dans les TP/TD, ou de demande de plus d’explication sur certains point, n’hesitez pas a me contacter.